AMDZen5核心架构解析 Zen开启高性能计算新篇章

在HotChips上，AMD深入介绍了其全新的Zen5核心架构，该架构将为其下一次高性能PC之旅提供动力。

深入了解Zen5核心架构：AMD的下一代高性能计算架构

AMD的Zen1核心架构于2017年首次推出，此后，该公司推出了五种新架构(Zen+、Zen2、Zen3、Zen4、Zen5)。AMD在本世纪初推出了Zen3架构，该架构在利用7nm/6nm工艺技术的同时，将IPC提高了19%，具有8核复合体，并增加了每个CCX的L3缓存。

该公司随后发布了Zen4，带来了另外14%的IPC改进、AVX-512(FP-256)指令、将L2缓存增加一倍至1MB、支持VNNI/BFLOAT16并采用5nm和4nm工艺技术。

AMDZen5核心架构解析：Zen开启高性能计算新篇章1

今年，AMD推出了其最新的高性能核心架构Zen5，该架构通过AVX-512和FP-512变体将IPC提升了16%，具有8宽调度、6个ALU、双管道提取/解码和4nm/3nm技术利用率。今天，AMD正在HotChips上深入研究其Zen5的完整架构。

AMDZen5核心架构解析：Zen开启高性能计算新篇章2

AMD首先阐述了Zen5的设计目标。在性能方面，Zen5旨在实现1T和NT性能的又一次重大提升，平衡跨核1T/NT指令和数据吞吐量，创建前端并行性，提高执行并行性，提高吞吐量，实现高效的数据移动和预取，并支持AVX512/FP512数据路径以提高吞吐量和AI。同时，AMD希望通过其Zen5和Zen5C核心变体添加新功能，例如额外的ISA扩展和新的安全功能，以及扩展平台支持。

以下是AMDZen5核心架构概述：

每核2个线程

NextGen分支预测器

缓存：

I-Cache：32KB，8路;2x32B获取/周期

作缓存：6Kinst;2x6宽提取/周期

D-Cache：48KB，12路;4mem作/周期

L2缓存：1MB，16路

双I-Fetch/解码管道，4个指令/管道

每周期发送8个作到整数或浮点数

执行能力：

6整数ALU

4个AGU，每个周期向LS发送4个地址

4FP作/周期;2周期FADD

TLB：

L1：个ITLB条目，96个DTLB条目

L2：2KITLBl4KDTLB除1G外的所有内容